| FPGA項(xiàng)目實(shí)戰(zhàn)系列課程－－(系列六)FPGA數(shù)字信號(hào)處理設(shè)計(jì) |
課程目標(biāo) |
| 針對(duì)Altera和Xilinx的數(shù)字信號(hào)處理解決方案進(jìn)行培訓(xùn)。了解基于FPGA的數(shù)字信號(hào)處理系統(tǒng)體系結(jié)構(gòu)及系統(tǒng)開(kāi)發(fā)流程，掌握基于FPGA的數(shù)字信號(hào)處理算法設(shè)計(jì)及調(diào)試驗(yàn)證技術(shù) |
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班級(jí)規(guī)模及環(huán)境 |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限5人，多余人員安排到下一期進(jìn)行。 |
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上課時(shí)間和上課地點(diǎn) |
上課地點(diǎn)：【【上海總部】：同濟(jì)大學(xué)(滬西)/星河世紀(jì)廣場(chǎng)(11號(hào)線上海西站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院
【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：凱盟大廈(新華路) 【成都分部】：四威大廈(泰安里營(yíng)門(mén)口路)
近開(kāi)課時(shí)間(周末班/連續(xù)班/晚班）：FPGA數(shù)字開(kāi)班時(shí)間：2025年7月14日..用心服務(wù)..........--即將開(kāi)課--............ |
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學(xué)時(shí)和學(xué)費(fèi) |
◆課時(shí)：共8天，64個(gè)學(xué)時(shí)
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)資格證書(shū)，提升您的職業(yè)資質(zhì)
作為早專(zhuān)注于嵌入式培訓(xùn)的專(zhuān)業(yè)機(jī)構(gòu)，曙海嵌入式提供的證書(shū)得到本行業(yè)的廣泛認(rèn)
可，學(xué)員的能力得到大家的認(rèn)同。
☆合格學(xué)員免費(fèi)推薦工作
★實(shí)驗(yàn)設(shè)備請(qǐng)點(diǎn)擊這兒查看★ |
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新優(yōu)惠 |
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◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。 |
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質(zhì)量保障 |
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1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
2、培訓(xùn)結(jié)束后免費(fèi)提供一個(gè)月的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
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課程大綱
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第一階段 |
第一階段首先介紹數(shù)字信號(hào)處理的基本概念，其次對(duì)數(shù)字信號(hào)處理的兩種解決方案進(jìn)行分析和對(duì)比，重點(diǎn)講述常用數(shù)字信號(hào)處理模塊的FPGA實(shí)現(xiàn)，通過(guò)硬件描述語(yǔ)言對(duì)這些模塊的描述和驗(yàn)證，幫助學(xué)員加深對(duì)算法硬件實(shí)現(xiàn)的認(rèn)識(shí)。通過(guò)對(duì)Matlab和Simulink使用方法的簡(jiǎn)要介紹，幫助學(xué)員掌握重要的數(shù)字信號(hào)處理工具的使用方法。后對(duì)[Altera]/[Xilinx]的數(shù)字運(yùn)算IP核進(jìn)行介紹及實(shí)踐。 |
1.
數(shù)字信號(hào)處理基本概念
1.1 信號(hào)的表示與數(shù)字化
1.2 數(shù)的表示
1.3 采樣原理
1.4 傅里葉變換
1.5 濾波器
【AD接口專(zhuān)題：AD與FPGA接口】
2. 數(shù)字信號(hào)處理解決方案及設(shè)計(jì)流程
2.1 傳統(tǒng)的DSP處理器解決方案
2.2 基于FPGA的解決方案
2.3 基于FPGA+DSP解決方案
【DSP接口專(zhuān)題：TI DSP與FPGA接口】
【高速互聯(lián)專(zhuān)題：FPGA中的SERDES】
【C to HDL專(zhuān)題：ImpulseC解決方案】
3. 常用數(shù)字信號(hào)處理模塊的FPGA實(shí)現(xiàn)
3.1 加減乘除的FPGA實(shí)現(xiàn)
3.2 DDS的FPGA實(shí)現(xiàn)
3.3 FFT的FPGA實(shí)現(xiàn)
3.4 Cordic的FPGA實(shí)現(xiàn)
3.5 濾波器的FPGA實(shí)現(xiàn) |
【實(shí)驗(yàn)】
1. Matlab與Simulink工具箱使用實(shí)踐
1.1 Matlab基礎(chǔ)
1.2 M文件：腳本與函數(shù)
1.3 Simulink基礎(chǔ)
1.4 Simulink建模
2. [Altera]/[Xilinx]中典型數(shù)字信號(hào)處理IP使用實(shí)踐
2.1 濾波器IP核：FIR
2.2 變換IP核：FFT
2.3 調(diào)制IP核：DDS
2.4 編碼IP核：CORDIC，8b/10b
2.5 糾錯(cuò)IP核：Viterbi |
第二階段 |
| 在第二階段，重點(diǎn)介紹[Altera
DSP Builder]/[Xilinx System Generator]的相關(guān)內(nèi)容，包括設(shè)計(jì)流程、常用IP模塊介紹及使用方法，在Simulink中搭建層次化的算法結(jié)構(gòu)。講解利用ModelSim進(jìn)行協(xié)同仿真的方法，利用[SignalTap]
/[ChipScope]進(jìn)行軟硬件協(xié)調(diào)測(cè)試手段。 |
1.
[Altera]/[Xilinx]的DSP解決方案及設(shè)計(jì)流程
2. [Altera]/[Xilinx]FPGA的DSP資源
3. [DSP Builder]/[System Generator]常用IP核
4. [DSP Builder]/[System Generator]仿真
5. [DSP Builder]/[System Generator]的軟硬件協(xié)調(diào)測(cè)試
【通信中的數(shù)字信號(hào)處理專(zhuān)題】
【多媒體信號(hào)處理專(zhuān)題】 |
【實(shí)驗(yàn)】
1. [DSP Builder]/[System Generator]工具箱使用方法
1.1 構(gòu)建第一個(gè)[DSP Builder]/[System
Generator]系統(tǒng)
1.2 層次化設(shè)計(jì)及系統(tǒng)構(gòu)建方法
1.3 常用IP模塊及設(shè)計(jì)要點(diǎn)
2. 仿真及調(diào)試實(shí)踐
2.1 DDS信號(hào)源設(shè)計(jì)與Modelsim仿真
2.2 [SignalTap]/[ChipScope]調(diào)試實(shí)踐
2.3 [DSP Builder 與Quartus II]/[System
Generator與ISE]的接口
【Accel DSP專(zhuān)題】開(kāi)發(fā)流程、工具鏈、操作實(shí)踐
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