基于PCI的高速數(shù)據(jù)采集卡開(kāi)發(fā)
基于LVDS接口的高速數(shù)據(jù)采集處理卡；
算法加速卡;

【產(chǎn)品特色】

提供完整的FPGA+PCI解決方案，性能穩(wěn)定,兼容性好；
提供完整的參考設(shè)計(jì),包括FPGA代碼,驅(qū)動(dòng)程序,應(yīng)用程序等,可以作為項(xiàng)目開(kāi)發(fā)的模板;
擴(kuò)展性能好，可以擴(kuò)展音頻輸入輸出卡，視頻輸入輸出卡，高速AD，DA等。

【產(chǎn)品清單】

1。RPDP-PCI&LVDS開(kāi)發(fā)板 1塊
2。ByteBlasterII 下載電纜 1條
3。配套DVD光盤(pán) 1張

【硬件資源】

1。FPGA芯片：
標(biāo)準(zhǔn)版：EP1C6Q240， 包括12,060LEs，相當(dāng)于15萬(wàn)門(mén)左右
增強(qiáng)版：EP1C12Q240，包括12,060LEs，相當(dāng)于30萬(wàn)門(mén)左右
2。配置芯片：
增強(qiáng)版：EPCS1，1Mbit儲(chǔ)存量，支持AS和JTAG兩種配置模式
增強(qiáng)版：EPCS4，4Mbit儲(chǔ)存量，支持AS和JTAG兩種配置模式
3。8M Byte 高速SDARM
一片2M×32Bit SDRAM ，4個(gè)Bank，高166MHz讀寫(xiě)速度；
4。LVDS擴(kuò)展接口（DB62接口）
同時(shí)提供提供：
12路LVDS信號(hào)輸出；
12路LVDS信號(hào)輸入；
12路LVTTL信號(hào)（輸入輸出可編程）
5。RedLogic擴(kuò)展接口（VME48接口）
提供32路LVTTL信號(hào)，其中包括一路專用時(shí)鐘輸入和一路專用時(shí)鐘輸出.通過(guò)相應(yīng)的擴(kuò)展板，可以實(shí)現(xiàn)Video，Audio和高速AD/DA等應(yīng)用。用戶也可以開(kāi)發(fā)自己定義的接口板。

【配套軟件】

1。 相關(guān)開(kāi)發(fā)工具軟件
2。 開(kāi)發(fā)實(shí)例及文檔
3。 FPGA和ASIC設(shè)計(jì)資源庫(kù)

【設(shè)計(jì)文檔】

1。開(kāi)發(fā)板用戶手冊(cè)
2。開(kāi)發(fā)板原理圖和PCB（Protel99SE格式）
3. QuartusII和NIOSII IDE安裝指導(dǎo)和入門(mén)教程
4。主要芯片的數(shù)據(jù)手冊(cè)和仿真模型（Verilog HDL語(yǔ)言描述）
5。更多設(shè)計(jì)資源以后會(huì)通過(guò)www.fpgaDev.com網(wǎng)站來(lái)發(fā)布和更新

【開(kāi)發(fā)實(shí)例】

● BASE64解碼算法
Base64編碼
Base64是網(wǎng)絡(luò)上常見(jiàn)的用于傳輸8Bit字節(jié)代碼的編碼方式之一，大家可以查看RFC2045～RFC2049，上面有MIME的詳細(xì)規(guī)范。
Base64要求把每三個(gè)8Bit的字節(jié)轉(zhuǎn)換為四個(gè)6Bit的字節(jié)（3*8 = 4*6 = 24），然后把6Bit再添兩位高位0，組成四個(gè)8Bit的字節(jié)，也就是說(shuō)，轉(zhuǎn)換后的字符串理論上將要比原來(lái)的長(zhǎng)1/3。
本設(shè)計(jì)完成了BASE64解碼算法的FPGA程序設(shè)計(jì)和驗(yàn)證。

● 數(shù)據(jù)采集卡
FPGA內(nèi)部產(chǎn)生數(shù)據(jù)源，主機(jī)端程序響應(yīng)pci卡發(fā)出的中斷信號(hào)，將硬件板卡中的數(shù)據(jù)傳入主機(jī)，并將數(shù)據(jù)在界面上顯示相應(yīng)的數(shù)據(jù)以及接收到的幀數(shù)。將收到的數(shù)據(jù)存入硬盤(pán)，以便查看。