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FPGA培訓

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FPGA培訓實驗要點--FPGA語法知識

3.7.1 assign語句
3.7.2 always塊實現組合邏輯
3.8 Verilog HDL語言實現時序邏輯電路

注意：
always一般非阻塞賦值，因為always塊大部分是時序邏輯。
當always塊中要用到組合邏輯的時候用阻塞賦值。

組合邏輯：case語句（阻塞賦值），加法器、乘法器
時序邏輯：

3.9 Verilog HDL 與C語言

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